基于EDA技术的数字式竞赛抢答器设计

基于EDA技术的数字式竞赛抢答器设计

摘要：本次课题介绍了数字式4路竞赛抢答器电路采用一种EDA技术的Verilog HDL语言在FPGA和QuartusⅡ环境设计的，同时，4路抢答器电路由数码管显示。

本次抢答器的设计可以同时给四名选手或四支队伍在比赛中进行抢答，用4个按钮a、b、c、d设置的复位和抢答，由主持人在系统控制开关中进行控制。主持人说抢答时，计时器从30倒计时，当有人抢答成功时就锁存时间，此时选手号码在数码管上显示，与之对应的LED灯也会点亮。主持人将通过控制加减键来判断选手者是否回答正确来加减分。在比赛结束后，主持人按下复位键，除了计分模块其他模块都为下一轮的比赛做好准备。

系统主要使用的是芯片EP2C8Q208，通过系统抢答、计时、分频器、计分、锁存、数码管驱动等模块，然后编程和仿真基本实现抢答器的设计要求，从而完成抢答功能。

关键词：抢答器，数码显示，硬件描述语言，可编程逻辑门阵列

第1章绪论 1

1.1 选题背景 1

1.1.1 EDA技术发展 1

1.1.2 课题研究的必要性 2

1.2 研究课题的内容 2

第2章系统方案设计 4

2.1 FPGA简介 4

2.1.1 FPGA芯片结构 4

2.1.2 FPGA软件设计 7

2. 2 Verilog HDL概述 8

2.2.1 Verilog HDL简介 8

2.2.2 Verilog HDL主要功能 9

2.2.3 Verilog HDL与VHDL的区别 9

2.3 抢答器总体设计方案 10

2.3.1 抢答器构成 10

2.3.2 抢答器工作原理 11

第3章抢答器模块设计与实现 11

3.1 抢答判别模块 11

3.2 数码管驱动模块 13

3.3 计时模块 15

3.4 分频器模块 16

3.5 计分模块 16

3.6 锁存模块 17

3.7 总体模块 17

第4章抢答器程序设计、实现与仿真 19

4.1 抢答判别程序设计 19

4.2 数码管驱动模块程序设计 21

4.3 计时模块程序设计 22

4.4 分频模块程序设计 24

4.5 计分模块程序设计 25

4.6 锁存模块程序设计 29

结论 31

参考文献 32

附　录 34

第1章绪论

§1.1选题背景

§1.1.1EDA技术发展

EDA技术是电子设计自动化，它是指在可编程器件设计为载体的基础上,以HDL为表达方式,以计算机,可编程器件等软件为设计工具,通过开发软件自动完成电子系统软件设计，最终形成一个技术集成电子系统.

通过使用EDA，设计师们通常从多种角度设计电子系统、对电子产品进行分析、设计自动完成IC图及分析PCB加工电路性能，其中有大部分工作都是由计算机完成。

Protel、Altium Designer、PSPICE、multisim12(原EWB的最新版本)、OrCAD、PCAD、LSIIogic、MicroSim、ISE、modelsim、Matlab等具有影响的EDA软件是系统设计软件辅助类和可编程芯片辅助设计软件，这些软件功能强大，可用于多方面软件，可以实现电路的设计与仿真，并且可以进行PCB的自动布线，可输出多种文件的第三方软件接口。

电子系统设计通过使用EDA技术应具备以下特点：

(1)将软件设计转换为硬件系统；

(2)设计过程中可用来仿真各种相关软件；

(3)系统可以在现场进行编辑，也可以在线升级；

(4)电子系统集中性好，体积小、功耗低；

(5)设计的移植性好，效率高；

(6)比较适合分工设计以及团体合作。

因此，EDA技术是现代电子设计的发展趋势。

§1.1.2课题研究的必要性

现在好多抢答器都是采用了单片机，只有少数采用了数字逻辑芯片和触发器。本次设计我选择第二种方法来完成抢答器的设计。

采用数字逻辑芯片和触发器的电路，简称数字式抢答器，主要由电子元器件组成，通过编码、锁存和解码将输入信号显示出来，通过主开关和系统控制电路来启动报警信号电路。通过定时和译码输出脉冲信号，实现定时功能。虽然数字电路组成的部件，成本低廉，且规模小，设计理念很简单，但电路制作的过程中会出现很多问题，比如电路的规划，PCB板的绘制以及程序仿真等。

现在抢答器的设计方案可以实现的基本功能的应答器，但由于自身的局限性，一些方面是难以实现的。然而，由于FPGA本身的一些特点，基于FPGA的响应者的优点可以克服这些问题。FPGA作为一项新技术具有以下优势：

（1）FPGA引脚易完善大规模系统。

（2）FPGA跑得快。

（3）FPGA内部程序可以并行运行处理复杂函数。

（4）FPGA有大量的软核，可以开发两次。

§1.2研究课题的内容

本次课题研究的主要内容是抢答器可以同时给四名选手或四支队伍在比赛中进行抢答，用4个按钮a、b、c、d设置的复位和抢答，由主持人在系统控制开关中进行控制。主持人说抢答时，计时器从30倒计时，当有人抢答成功时就锁存时间，此时选手号码在数码管上显示，与之对应的LED灯也会点亮。主持人将通过控制加减键来判断选手者是否回答正确来加减分。在比赛结束后，主持人按下复位键，除了计分模块其他模块都为下一轮的比赛做好准备。

参考文献

[1]许光辉. 基于FPGA的嵌入式开发与应用. 北京：电子工业出版社, 2006: 1-200

[2]张睿. 精通protel DXP 2004电路设计. 北京: 电子工业出版社，2006: 1-200

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[10]杨俊秀，赵文来，鲍佳.基于FPGA的多路抢答器设计与实现.浙江理工大学学报，2010，27（2）：249-254

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